Sub-Chapter 10.9

 [HOME]




1. Tujuan [Kembali]

  • Memahami tentang flip-flop timing parameters
  • Memahami example, problem, dan multiple choice pada flip-flop timing parameters

2. Dasar teori [Kembali]

10.9 Parameter Waktu Flip-Flop

Parameter waktu tertentu akan dicantumkan dalam lembar spesifikasi flip-flop. Beberapa parameter ini, seperti yang akan kita lihat di paragraf berikut, khusus untuk keluarga logika yang flip-flop milik. Ada beberapa parameter yang memiliki nilai berbeda untuk sandal jepit berbeda yang termasuk dalam keluarga logika luas yang sama. Oleh karena itu penting bahwa seseorang mempertimbangkan parameter waktu ini sebelum menggunakan flip-flop tertentu dalam aplikasi tertentu. Beberapa yang penting adalah waktu penyetelan dan penahanan, penundaan propagasi, pulsa clock HIGH dan LOW kali, lebar pulsa aktif input asinkron, waktu transisi jam dan frekuensi clock maksimum.


10.9.1 Set-Up and Hold Times

Waktu tunggu tH (menit) adalah periode waktu minimum di mana input sinkron (R, S, J, K, D harus tetap stabil dalam keadaan logika yang diinginkan setelah transisi jam aktif agar flip-flop dapat merespons dengan andal. Hal yang sama juga terjadi. 


digambarkan pada Gambar 10.43 (a) jika status logika yang diinginkan untuk JandKinputs masing-masing adalah '1' dan '0 'dan flip-flop dipicu oleh tepi negatif. Waktu tunggu untuk flip-flop 74ALS109A ditetapkan menjadi nol. Singkatnya, agar flip-flop merespons dengan benar dan andal pada clocktransition aktif, input sinkron harus stabil dalam status logika yang dimaksudkan dan input asinkron harus stabil dalam status tidak aktifnya setidaknya untuk periode waktu yang sama dengan waktu penyetelan minimum yang ditentukan sebelum transisi jam, dan input sinkron harus stabil selama periode waktu setidaknya ke waktu tunggu minimum yang ditentukan setelah transisi jam.


10.9.2 Propagation Delay

Selalu ada waktu tunda, yang dikenal sebagai penundaan propagasi, dari saat sinyal diterapkan hingga keluaran membuat perubahan yang diinginkan. Lembar data flip-flop biasanya menentukan penundaan propagasi untuk HIGH-to-LOW (tpHL dan untuk LOW-to-HIGH (transisi keluaran tpLH. Penundaan propagasi diukur antara 50% titik pada bentuk gelombang input dan output dan biasanya ditentukan untuk semua jenis input termasuk input sinkron dan asinkron. Penundaan propagasi untuk transisi output LOW-to-HIGH dan HIGH-to-LOW untuk flip-flop yang dipicu edge positif 



ditunjukkan pada Gambar 10.44. Untuk flip-flop 74ALS109A, tpHLandtpLH untuk input clock ke keluaran masing-masing adalah 18 dan 16 ns. Hal yang sama untuk masukan asinkron ke keluaran untuk flip-flop ini masing-masing adalah 15 dan 13 n.


10.9.3 Clock Pulse HIGH and LOW Times

Jam pulsa jam TINGGI (H) dan pulsa jam waktu RENDAH, tW (L) masing-masing adalah durasi waktu minimum di mana sinyal jam harus tetap TINGGI dan RENDAH. Kegagalan untuk memenuhi persyaratan ini dapat menyebabkan pemicuan yang tidak dapat diandalkan. Gambar 10.45 menggambarkan parameter waktu ini. TW (H) dan tW (L) untuk 74ALS109A masing-masing adalah 4 dan 5,5 ns.



10.9.4 Asynchronous Input Active Pulse Width

Ini adalah durasi waktu minimum di mana masukan asinkron (PRESET atau CLEAR) harus tetap dalam keadaan aktif, biasanya RENDAH, agar keluaran merespons dengan benar. Ini adalah 4 ns dalam kasus offlip-flop 74ALS109A. Gambar 10.46 menunjukkan parameter waktu ini.



10.9.5 Clock Transition Times

Pabrikan menentukan waktu transisi maksimum (waktu naik dan turun) untuk keluaran untuk merespon dengan benar. Jika angka-angka yang ditentukan ini terlampaui, flip-flop mungkin merespons secara tidak menentu atau bahkan mungkin tidak merespons sama sekali. Parameter ini khusus keluarga logika dan tidak ditentukan untuk perangkat individu. Waktu transisi maksimum yang diizinkan untuk perangkat TTL jauh lebih kecil daripada untuk perangkat CMOS. Juga, dalam keluarga TTL yang luas, itu bervariasi dari satu subfamili ke subfamili lainnya


10.9.6 Maximum Clock Frequency

Ini adalah frekuensi tertinggi yang dapat diterapkan ke input jam. Jika angka ini terlampaui, tidak ada jaminan bahwa perangkat akan bekerja dengan andal dan benar. Angka ini mungkin sedikit berbeda dari perangkat ke perangkat dengan nomor jenis yang sama. Pabrikan biasanya menentukan nilai aman. Jika nilai yang ditentukan ini tidak terlampaui, pabrikan menjamin bahwa perangkat akan memicu dengan andal. 34 MHz untuk 74ALS109A.



3. Example [Kembali]

  1. Gambar 10.42 menunjukkan diagram rangkaian logika internal salah satu dari empat kait D dari kait D empat-bit di IC 7475. (a) Berikan argumen untuk membuktikan bahwa output Q akan melacak input D hanya ketika input ENABLE TINGGI . (b) Juga, buktikan bahwa output Q memiliki nilai sebelum input ENABLE menjadi RENDAH selama input ENABLE LOW.


    2. Jawab:
    1. Jika input ENABLE adalah HIGH, gerbang AND atas diaktifkan sementara gerbang AND bagian bawah dinonaktifkan. Output dari gerbang AND atas dan bawah adalah D dan logika '0' masing-masing. Mereka merupakan masukan dari gerbang NOR yang keluarannya adalah D. Oleh karena itu, keluaran Q adalah D.
    2. Ketika input ENABLE menjadi RENDAH, gerbang AND atas dinonaktifkan (dengan outputnya menuju logika '0') dan gerbang AND yang lebih rendah diaktifkan (dengan outputnya menjadi sama dengan output Q karena umpan balik) . Output gerbang NOR dalam hal ini adalah Q, yang berarti bahwa output Q mempertahankan statusnya selama input ENABLE adalah RENDAH.

  2. Gambar 10.52 menunjukkan dua bentuk gelombang berpulsa A dan B, dengan bentuk gelombang A memimpin bentuk gelombang B dalam fase, seperti yang ditunjukkan pada gambar. Sarankan rangkaian flip-flop untuk mendeteksi kondisi ini dengan menghasilkan (a) keluaran Q logika '1' dan (b) keluaran Q logika '0'.


    3. Jawab:


    • Flip-flop D yang dipicu tepi positif, seperti yang ditunjukkan pada Gambar 10.53 (a), dapat digunakan untuk tujuan tersebut. Bentuk gelombang A diterapkan ke masukan D, dan bentuk gelombang B diterapkan ke masukan jam. Jika kita memeriksa dua bentuk gelombang, kita akan menemukan bahwa, pada setiap kemunculan ujung depan bentuk gelombang B, bentuk gelombang A dalam status logika '1'. Jadi, keluaran Q dalam hal ini akan selalu dalam keadaan logika '1'.
    • Dengan menukar koneksi bentuk gelombang A dan B seperti yang ditunjukkan pada Gambar 10.53 (b), keluaran Q akan berada dalam keadaan logika '0' selama bentuk gelombang A mengarah pada bentuk gelombang B dalam fase. Dalam hal ini, pada setiap kemunculan tepi depan bentuk gelombang A (masukan jam), bentuk gelombang B (masukan D) berada dalam keadaan logika '0'.

4. Problem [Kembali]

  1. Apa yang terjadi jika angka maksimum clock frequency pada flip-flop terlampaui?

    2. Jawab:
    Jika angka maksimum clock frequency ini terlampaui, tidak ada jaminan bahwa perangkat akan bekerja dengan andal dan benar. Angka ini mungkin sedikit berbeda dari perangkat ke perangkat dengan nomor jenis yang sama.

  2. Apa yang terjadi jika batas clock transition times (waktu naik dan turun) pada flip-flop terlampaui?

    3. Jawab:
    Jika terlampaui, flip-flop mungkin merespons secara tidak menentu atau bahkan mungkin tidak merespons sama sekali. Parameter ini khusus keluarga logika dan tidak ditentukan untuk perangkat individu. Waktu transisi maksimum yang diizinkan untuk perangkat TTL jauh lebih kecil daripada untuk perangkat CMOS. Juga, dalam keluarga TTL yang luas, itu bervariasi dari satu subfamili ke subfamili lainnya

5. Multiple choice [Kembali]

  1. Maksimum clock frequency untuk 74ALS109A adalah…
    1. 31 MHz
    2. 32 MHz
    3. 33 MHz
    4. 34 MHz

  2. Waktu transisi maksimum yang dibenarkan untuk perangkat TTL adalah…
    1. Jauh lebih kecil daripada perangkat CMOS
    2. Jauh lebih besar daripada perangkat CMOS
    3. Sama dengan perangkat CMOS
    4. Tidak ada aturan untuk mengatur waktu transisi maksimum pada perangkat TTL

6. Link Download [Kembali]


Download HTML






Tidak ada komentar:

Posting Komentar

Langganan: Postingan (Atom)